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Vídeo-aula sobre interfaces, do cpítulo6 do livro de Frank Vahid. Primeira parte, até endereçamento de I/Os
Este vídeo trata do assunto da Aula 10 de PSI3452, sobre dimensionamento de transistores para ajuste de tempo de propagação em blocos Lógicas projetados no estilo CMOS complementar. A resistência equivalente dos transistores de um bloco corresponde ao parâmetro R do fator RC do tempo de atraso.
Este vídeo trata do assunto da Aula 10 de PSI3452, de Blocos Lógicas projetados no estilo CMOS Complementar. Este estilo, parte dos circuitos CMOS estáticos, prevê o uso de rede pull-up (transistores p) e pull-down (transistores n) que ocupam o espaço lógico da função Booleana de forma complementar.
Este vídeo é a gravação de parte da aula 10-B de 2021, versando sobre a lógica dinâmica no projeto de CIs. Trata do princípio de funcionamento deste estilo de projeto,dos problemas associados e das vantagens no seu uso.
Este vídeo é a gravação da primeira parte aula 10-B de 2021, versando sobre o estilo de projeto com transistor de passagem ou porta de transmissão. Vantagens e desvantagens em relação ao estilo CMOS complementar são apresentados.
Este vídeo é a gravação da aula 2 de 2021, versando sobre a sequência de etapas do processo CMOS, apresentando todas as máscaras necessárias. Além de resolução de exercícios, são apresentados fundamentos das regras de projeto seja em dimensões absolutas ou em lambda.
Este vídeo realiza uma demonstração do uso do testbench global para a simulação do Wisdom Circuit completo. Este circuito topo é formado pela integração do bas_circuit_extended com o disciple_circuit.
Este vídeo é gravação de parte da Aula 12, onde são apresentados o comportamento e objetivos do Disciple Cirucit e discutida a relação entre este e os circuitos de controle e datapath, baseados nos modelos do Guru Circuit.
Gravação da Aula 10 de PSI3451, turma da tarde, em 2021. Apresentação dos precursores de FPGAs, os gate-arrays, e de CPLDs, os PLDs. Discussão das tecnologias de programação, além das arquiteturas e dos blocos lógicos programáveis (LUTs, macrocélulas PLAs e muxes). Apresentado também exemplo de mapeamento de funções para células programáveis.
Gravação da Aula 8, parte referente à simulação do sub-sistema de blocos do base circuit com o IP SRAM. Apresentação dos estímulos do testbench.
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